文章核心观点 - 该公司推出了业界首个完整的40G UCIe IP解决方案,包括控制器、PHY和验证IP,可实现高性能AI数据中心芯片之间的快速互联[1][2][3] - 该公司40G UCIe PHY IP的带宽比UCIe规范高25%,但能耗和芯片面积不受影响[2] - 该IP集成了信号完整性监测和可测试性特性,可提高多芯片封装的可靠性,并支持整个芯片生命周期的现场监测[2][3] - 该IP基于经过验证的架构,在多家先进制造工艺中都有互操作性成功[2] 关于公司 - 该公司是半导体创新的持续投资者,积极参与UCIe联盟的开发,以交付健壮的UCIe解决方案来帮助客户成功开发和优化多芯片设计[3] - 该公司除了UCIe IP和高速SerDes,还提供HBM3和3DIO IP,以支持高容量内存和3D封装[4] 关于行业 - UCIe互连是事实上的芯片间连接标准,对于多芯片封装中的高带宽、低延迟芯片间连接至关重要,可实现更多数据在异构和同构芯片间高效传输[1][2] - 异构集成和高带宽芯片间连接为数据密集型AI应用提供了实现高效内存芯片的机会[3]